In this way you can cleanly switch between clocks and not have clock glitches.Designing the logic to do this (keep enough time between disable/enable) is still difficult, but not super difficult. I am working on an ASIC design and need to use different clock sources for a digital block in different operating modes.Can I safely use If that is ok, what constraints do the Note that the clock gates are using a D-latch which is transparent when the respective 私はASICデザインに取り組んでおり、異なる動作モードでデジタルブロックに対して異なるクロックソースを使用する必要があります。安全に使用できますかそれが問題なければ、どんな制約がクロックゲートはDラッチを使用していることに注意してください。 作成 04 12月. This is really easy to do, so don't take it for granted that it won't happen to you.Designing good clock gating/switching logic that doesn't produce short clock pulses is difficult and usually requires intimate knowledge of your ASIC process. If those gates are designed to not glitch (I.E., they never produce a pulse that is too short), then the only trick is to allow enough time between disabling one clock and enabling the next. 7922 0 obj<>stream
On a scale of 1-10, this would be a 6. Rather than invent your own, I suggest that you talk with your ASIC house or whoever you got your ASIC libraries from. て、新しいプロセス品を使用すると、『ノイズで動かない。』、『グリッチがでる。』、『グラウンド・バウン スによりカウンタが誤動作する。』と言ったことになります。 2-1-3 最悪値とは ※3 クロックの配線にグリッチが発生すると問題になりますが、それは今回の本質とは別件なので割愛します。 2. lyricalmagical 電子デバイスはとってもりりかるなの lyricalmagical さんが 2020/05/05 に 編集 をしました。 (メッセージ: 初版) ログインしてコメントを投稿する B! The blog also gives circuit for Nx1 clock switching. クロック ... リファレンスをグリッチなしで切り替え ホールドオーバーからの自動回復 デジタルまたはアナログのロック検出が選択可能 オプションのゼロ遅延動作 12 個の1.6 ghz lvpecl出力を4グループ化 As explained, the key idea to do glitch free clock switching is to turn off one clock before turning on the other one. Odds are very high that they already have the circuit you need.Update:The OP indicated that the clock gates in the schematics are from the ASIC library. 低消費電力の設計を考えるとき、その方法の一つにクロック周波数の変更があります。例えば図1のようにPLLで速い周波数と遅い周波数を2本を出力し、それを状況によって切り替える等です。 デジタル回路入門3回目となる今回は、「順序回路」とその動作の要となるフリップフロップについて解説します。前回学んだ「組み合わせ回路」は、現在、どのような信号が入力されているかにより、出力が１つに決まる回路でした。言い換えると、過去の入力に現在の出力が左右されない回路、過去の入力状態を現在の出力に反映することができない回路とも言えるでしょう。今回解説する「順序回路」は、「組み合わせ回路」ではできない、現在の入力に加えて、過去の入力により出力を決定する論理回路です。 「順序回路」が、過去の入力を現在の出力に反映させるために必要とするものは何でしょう。それは、私たち人間が、過去に基づいて行動するために要するもの・・・記憶です。この記憶の機能を実現するものをフリップフロップと呼びます。フリップフロップは、構造と機能によってRS型、JK型、D型、T型といった種類があります。ここではその代表格、RS型とD型を解説します。 フリップフロップとは、日本語の「ギッタンバッコン」と同様の意味を持つ英語の擬音から名づけられました。ギッタンバッコンと言えば、公園にあるシーソーを思い出しませんか。RSフリップフロップの動作をシーソーに例えてみていきましょう。 最初に、下の図2のようなシーソーを思い浮かべてください。このシーソーは、少し錆びてしまっていて、誰も乗っていなくても水平に戻ることはありません。傾いたままが保持されると考えてください。図1 RSフリップフロップの回路図図2 シーソーの初期状態（Q=L、Q#=H、R=L、S=L）シーソーにS君が乗ると（S=H）、QがH（Q#がL）になります（図3）。図3 シーソーにS君が乗った状態（Q=H、Q#=L、R=L、S=H）シーソーの動きが悪いのでS君が降りても（S=L）、Q#がLのままです（図4）。図4 シーソーにS君が乗り、その後、降りた状態（Q=H、Q#=L、R=L、S=L）S君に代わり、R君がシーソーに乗った場合は、QがL（Q#がH）になり、降りても同様に保持することとなります。このようなシーソーの動きは、以前に乗った人を覚えている（記憶している）と言えるでしょう。 RSフリップフロップの動作を、真理値表を用いて表します（図5）。表中のQ0、Q0#は、入力が変化する以前の出力を意味します。RSフリップフロップは、最も簡単なフリップフロップです。主に、機械式スイッチの誤動作を防止する機能などに用いられます。図5 RSフリップフロップの真理値表Dフリップフロップは、クロック信号（CK）の立ち上がり（信号がL→Hに変化すること）や立ち下り（信号がH→Lに変化すること）のタイミングで入力信号の状態を保持し、出力を変化させるフリップフロップです。図6 DフリップフロップQ0：入力が変化する前の出力Dフリップフロップを先ほどのシーソーで説明します。初期状態を図8とします。D君がシーソーに乗ると入力がH、降りるとLです。シーソーの反対側には、D君より軽い重りが乗っています。また、このシーソーは一般的なシーソーと異なり、傾きが変化するのはCKが立ち上がった時だけです。図8 Dフリップフロップの初期状態（CK=L、D=H、Q=L、Q#=H）図8を見て、少し変だと思いませんか。この図では、D君が乗ってもシーソーが変化していません。本来であればD君は重りより重いので、D君側（Q#）が下がるべきですが、CKがLのままなのでシーソーが傾きません。この状態で、CKがHに変化（CKが立ち上がった）すると、シーソーが動くようになり、D君側にシーソーが傾きます（図9）。図9 DフリップフロップのCKが立ち上がった状態（D=H、Q=H、Q#=L）その後、CKがHに安定した状態でD君がシーソーから降りたり、再度乗ったりしてもシーソーは傾きません。CKが立ち上がりの状態にならなければ以前の状態が保持されます。 このような動作をするフリップフロップが、Dフリップフロップと呼ばれています。クロックが立ち上がった瞬間の入力状態を保持する（記憶する）機能をもった、クロック同期の順序回路です。Dフリップフロップは順序回路の基本となり、用途の広い回路です。Dフリップフロップを多段につなげることで、シフトレジスタや分周回路などが作成できます。また、CPU内部のレジスタなどにも用いられています。前回の「組み合わせ回路」と今回の「順序回路」、2回にわたり論理回路の基礎を解説してきました。実際に、論理回路を設計しようとすると、注意すべきことが数多くあります。その中でも特に重要なクロック同期回路についてお話をしましょう。「組み合わせ回路」では、微妙な信号伝達の遅延により、出力にグリッチと呼ばれる極めて短期間の信号が出力されることがあります。このグリッチは、論理回路の誤動作を引き起こすため、この問題を回避するためにクロック同期回路が用いられます。図10 クロック同期回路の考え方上の図10は、クロック同期回路の概要を表しています。この図を見てわかるように、「組み合わせ回路」がFF（フリップフロップ）に挟まれている構造をしています。グリッチは「組み合わせ回路」の出力が安定するまでの短時間に出力される信号です。従って、「組み合わせ回路」の出力が安定してから、クロックを変化させてフリップフロップでその出力を保持すれば、誤動作を回避することができます。 今回でデジタル回路入門の全3回は終了です。「デジタルとは？」から始めて、「基本論理回路」、「デジタルICの基礎」、「組み合わせ回路」、「順序回路」を駆け足で解説してきました。実際に回路を設計するには、まだまだ、たくさんのことを学ばなければなりません、ぜひ時間を設けてご自分で勉強を続けてください。 並べ替え：アクティブ古いもの投票The sophistication of your clock gating depends on how much the downstream logic is going to respond to a bad clock pulse.For example: If the downstream logic is always reset after the clocks switch then you can get away with almost anything for your clock gating logic.However, if you are expecting the downstream logic to continue functioning properly when the clocks are switched (without a reset) then you gating logic must be designed so that you never have clock pulses that are too short and violate your timing constraints.
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